首页
阿Q吧
>
在Verilog HDL仿真时间怎么设置呢？
在Verilog HDL仿真时间怎么设置呢？
2024-11-22 11:44:08
推荐回答（2个）
回答1：
在Simulation菜单栏下设置好所显示的仿真时间长度
回答2：
在编辑信号的那个界面点击左上角EDIT选ENDTIME输入你想要的时间
相关问答
最新问答
火花塞跳火是什么意思？
命里缺水怎么办？怎样补救?
为什么股票资金帐户，可用余额，可取资金都足够钱，可是从证券转银行却显示余额不足？
以登高为题目,写一篇600字以上的作文,要求以景衬情,景物描写与感情抒发紧密结
公司非法集资挂名法人用不用承担民事赔偿
谁能给我讲个笑话？
yes的音标是什么?
支付宝里没有钱怎么认证淘宝
快来帮帮我 我该怎么办啊？？谢谢
跪求翻译！！！！
