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verilog语言中case里面还能嵌套if语句吗？
verilog语言中case里面还能嵌套if语句吗？
比如case(a)0:begin if(*) begin *** end end可以吗？
2024-12-04 17:13:38
推荐回答（2个）
回答1：
可以，绝对可以。
回答2：
可以的，类似于if的嵌套呀
相关问答
在verilog中为什么能用case语句尽量不用if语句？
VHDL中IF和CASE嵌套的问题
verilog中if else中能套if else吗，有啥错...
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verilog 中case可以几个连着一起用吗 ？？
vhdl 中case when语句 能不能嵌套?
Verilog语法中case语句是不是只执行一条语句
verilog中if else和case语句有什么区别
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