先查查确定每个子模块逻辑功能是否正确。对各个子模块进行功能仿真看时序即可验证。
然后再重新生成一下元器件，在顶层电路图中替换原有元器件，重新连线。
建议：用verilog自己编写顶层模块，生成综合图，这种方法软件自己会自动检查各个模块的逻辑功能是否正确。直接应用电路图调用各个子模块时，系统就不会再查子模块是否正确，所以会出现错误情况。
你说的那种仿真不对但下载可以用这种情况，大多由于仿真器本身原因，建议换个仿真器试试。modelsim是一个功能强大的仿真器，比xilinx自带仿真器要精确很多。
你没有把电路图设成顶层文件，你是把第一个模块设成顶层文件了。
能说的详细点吗，上个图吧
processing -> start -> start I/O assignment analysis
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