有关verilog hdl编写反相器的问题 帮我看一下怎么错了

2024-12-05 09:51:24
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回答1:

b要定义成reg类型就可以了,因为在always块中进行的赋值。
所以只需要加上reg b;就可以了。或者不用always块描述组合逻辑直接用assign更好,这样b就不用定义成reg类型了,将always块中的内容换成assign b = ~a;