VHDL不支持在一个进程中检测多个信号的边沿，这在硬件中也是不可能实现的。
你如果确定两个信号边沿的先后顺序，那么可以用后到的上升沿作为检测边沿。
例如signal1的边沿先到、signal2的边沿后到。那么：
PROCESS(signal2)
BEGIN
IF rising_edge(signal2) THEN
IF signal1'='1' AND signal1'LAST='0' THEN
.......
END IF;
END IF;
END PROCESS;
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