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verilog always语句中怎么实现延时一定时间100ns左右急？

2024-11-04 04:56:34

推荐回答（1个）

回答1：

50MHZ时钟20ns周期。延时100ns就是五个周期搜耐兄。
reg[2:0] cnt;
always@(posedge clk or nengedge reset)
if(!reset)
cnt <= 0;

else if(cnt == 5 \\（或世袭）!reverve)这里两个竖线打出来亩春是斜的
cnt <= 0;
else
cnt <= cnt + 1'b1;

always@(posedge clk or nengedge reset)
if（！reveive）
send <= 0;
else if(cnt == 5)
send <= 1;
else
send <= send;

verilog always语句中怎么实现 延时一定时间100ns左右 急？

verilog always语句中怎么实现延时一定时间100ns左右急？