不用管VHDL中端口是什么类型的，verilog中输给VHDL模块的一般是时序电路输出的寄存器或是组合电路的wire型信号，VHDL模块输出的或是inout的例化信号必须是wire型的。
应该可以直接调用，给出你的代码看看吧？再说如果你是用verilog写的testbench就更不会有问题了
