全加器的工作原理

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

一位全加器(FA)的逻辑表达式为：

S＝A⊕B⊕Cin；Cout＝AB＋BCin＋ACin，其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用。

比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)；Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。

扩展资料：

有了全加器，构造加法器就非常容易了，假设有A3A2A1A0和B3B2B1B0，利用全加器构造A3A2A1A0+B3B2B1B0的串行进位加法器电路图。

其中C-1=0，因为已是最低位，没有进位。这种串联方法只是完成了基本功能，从效率上则完全不可行。

假设全加器中每个元器件的时延为t，则全加器的时延为2t（见全加器电路图），对于4位加法器，按照这种串联方法，加法器构造方法1中图中最右边（最低位）全加器计算完成后，才能计算右二个全加器，以此类推。

因此，4位加法器至少需要4*2t=8t的时延；如果是32位，则是64t的时延。显然，这种加法器的效率与参与计算的二进数长度成正比，数越长，时延越长。在现代计算机中，是不可能采用如此低效的加法器的。

只需要把Ci和参与运算的两个4位二进制数之间的关系梳理清楚就行了。直接用代入法展开得：

在这个关系式里，直接列出了4位二进制加法的最终进位，不用等待低位计算完了，再计算高位，而是直接进行计算，最终得到的超前进位加法器电路图。

假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。

对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。

通常，对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度。

参考资料来源：百度百科-全加器

全加器工作原理

英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器.

一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci

描述

一位全加器的表达式如下：

Si=Ai⊕Bi⊕Ci-1

第二个表达式也可用一个异或门来代替或门对其中两个输入信号进行求和：

半加器、全加器，都是实现二进制数相加的。

半加器，只能做【两位】二进制数相加；

全加器，则可做【三位】二进制数相加。

什么是“两位、三位”？

可见两个四位二进制数 A、B 相加的竖式，如下：

在最低位，只有两个一位数相加，可以用“半加器”来完成。

在其它位，都是三个一位数相加，这就必须用“全加器”完成了。

把 A、B 相加后，它们将产生 C（进位）以及 S（和）。

全加器、半加器的真值表以及逻辑表达式，在图中，都已给出。

它们的逻辑电路图，当然也可以用“门电路”组成。

但是，半加器、全加器，都有自己的逻辑符号（图中也已给出）。

谁再用“门电路”来画电路图，就明显是外行了。

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把 n 个全加器级联，就可以组成 n 位的加法器。

74LS283，是一块 4 位加法器的集成电路。

各引脚关系是：

　C4 S3S2S1S0 = A3A2A1A0 + B3B2B1B0 + C0。

全加器的工作原理：
全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

http://baike.baidu.com/view/549297.htm