关于用quartus仿真3—8译码器时出现的小问题

2024-11-29 21:32:41

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回答1：

when "000"=> y<="11111110";
when "001"=> y<="11111101";
when "010"=> y<="11111011";
when "011"=> y<="11110111";
when "100"=> y<="11101111";
when "101"=> y<="11011111";
when "110"=> y<="10111111";
when "111"=> y<="01111111";
when others =>y<="11111111";
y的值用一个中间信号量代替，然后再将y值输出。输出时也可以在进程后再更新输出。试试吧！VHDL就是问题多，建议学习verilog。