Verilog是数字逻辑，智能检测0、或1的信号，对于正弦波或三角波，需要转换成数字信号才能处理。
不知道你的信号电压是多少，如果电压与FPGA的管脚电压相匹配，可以直接引入FPGA（这个方法在工程是是不允许的，因为正弦波或三角波延较缓，可能会损坏FPGA器件；工程上是需要经过波形整形，有相应的器件）。在FPGA内部，用高频时钟采样，如100MHz采样，然后做滤波。
如你的信号最高频率是5MHz，采样频率是100MHz，则如果检测到连续2个高电平，则是一个高电平；在连续检测到2个低电平后，转为低电平。
然后，你可以适用100MHz时钟对滤波后的信号做频率检测了。
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