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verilog里面这个符号是干啥的啊？
verilog里面这个符号是干啥的啊？
2024-12-03 05:48:02
推荐回答（2个）
回答1：
这是VHDL语言，不是Verilog HDL。就是在例化模块时，连接商品。
回答2：
这里是端口映射，例化模块时做连接用的
还有一种是case语句“执行”作用。
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