首页
阿Q吧
>
在Verilog中仿真中，输出的结果都是不确定元素XXXX,我设置了一个时钟信号clk,为什么仿真失败，如何改正？
在Verilog中仿真中，输出的结果都是不确定元素XXXX,我设置了一个时钟信号clk,为什么仿真失败，如何改正？
2025-03-16 10:48:33
推荐回答（1个）
回答1：
你没发现连CLK都是红的么？说明CLK就不对...把clk前面的assign换成always，定义改成reg
相关问答
最新问答
一企业，老板娘拿员工身份证去办业务，办多张银行卡，用其身份证做淘宝交易和客户交易，请问员工身份证有
有没有人知道这首歌的全部歌词
疯狂猜成语2尚书府第65关
九寨沟离哪个火车站最近
深圳正规大额贷款公司有哪几家?名称？地址？联系电话？
沧州iphone实体店各种型号苹果手机的价钱。
在逗游下载了一个使命召唤11，结果打开后一直提示无法打开。
浙江温州到宁波有多少公里？
舅舅去世的百日外甥怎么祭奠？
84年农历9月11日是什么星座?
