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用verilog HDL编写让两个不同频率的正弦波叠加的程序（两路信号是8位数据输入D[7..0])叠加输出也要为8位
用verilog HDL编写让两个不同频率的正弦波叠加的程序（两路信号是8位数据输入D[7..0])叠加输出也要为8位
2025-01-07 09:22:37
推荐回答（1个）
回答1：
你线性叠加是什么意思，幅度叠加吗？
1、时钟频率要大大高于这两个正弦波；
2、两个8位，叠加后应该9位，如果还想8位，就去掉最低位。
我想你应该知道问题了。
DOUT=DATA[8：1]
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