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verilog always @(a,b)是什么意思?是不是等于always@（a or b）?
verilog always @(a,b)是什么意思?是不是等于always@（a or b）?
2024-11-27 15:49:39
推荐回答（2个）
回答1：
一样的，前一个是verilog-2003的新语法，就是换了种写法而已
回答2：
在verilog中，or和，都是表示或者的意思
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