FPGA 中晶振频率经 pll 倍频之后,可以用普通管脚输出吗?

外部晶振频率 输入管脚应该怎么选择呢??
2025-03-21 01:11:19
推荐回答(2个)
回答1:

是可以的,但是pll输出的时候你需要注意了,最好是通过专用pin脚输出,因为专用pin脚对时钟有较好的支持,普通pin脚最大的特点是IO速度不能太快。

回答2:

可以的,最好具体看相应芯片的datasheet的具体bank管教定义